北京
应届毕业生
学历不限
2024-11-15 03:06:07
2270人关注
职位描述
该职位还未进行加V认证，请仔细了解后再进行投递！
岗位职责： 1、根据系统需求，制定模块设计方案，微架构，模块RTL实现 2、搭建模块仿真平台，完成仿真测试 3、参与数字前端设计流程，配合后端工程师完成时序收敛及所有流片前的规则检查 4、持续提升设计质量，包括面积，功耗，时序优化 任职要求： 1、精通Verilog设计语言，熟悉芯片设计方法学，精通低功耗设计，可靠和可测性设计 2、熟悉主流EDA工具，理解逻辑综合、Floorplan、布局布线、时序分析、功耗分析等 3、加分项：有成功流片经验，系统架构 4、加分项：熟悉SystemVerilog/ UVM等验证知识，熟悉C/C ，熟悉脚本语言
注：联系我时，请说是在上看到的。
工作地点
地址：北京海淀区北京市海淀区软件园4号路中科大洋大厦
求职提示：用人单位发布虚假招聘信息，或以任何名义向求职者收取财物（如体检费、置装费、押金、服装费、培训费、身份证、毕业证等），均涉嫌违法，请求职者务必提高警惕。
职位发布者
朱女士/..HR
锐仕方达
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行业未知
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公司规模未知
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公司性质未知
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北京市昌平
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